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高层级设计技术
 一般地说，集成电路的设计过程可分为前端设计和后端设计两大阶段。
在前端设计阶段，根据用户与设计工程师一起确定设计要求实现功能与时序正确的逻辑网表。
在后端设计阶段，由逻辑网表产生相应的集成电路版图。
高层级设计技术是本公司设计超大规模集成电路的主要方法。相对于逻辑图输入的设计方法，高层级设计方法具有设计速度快，不依赖于特定工艺和时钟等优点。
高层级设计的过程
- 确定设计要求。
- 行为级描述，利用VHDL或Verilog硬件描述语言描述电路的功能。RTL 级设计是行为级描述中通常使用的方法，设计时，在数据处理和传输的路径中设置若干级寄存器，数据在寄存器之间的行为由逻辑和运算表示。
- 行为级仿真，利用EDA工具对前一阶段的设计进行仿真，以确定设计描述符合设计要求。
- 逻辑综合，即把设计的行为描述转化为由门级单元组成的结构描述。在逻辑综合中，门级单元会映射为特定工艺的标准单元库。
- 门级仿真，电路的门级功能仿真和时序验证。
实际设计过程是以上步骤的叠代过程，功耗分析和可测性设计也是设计过程的重要部分。
结构化设计方法
由多个设计小组协同完成一个复杂的设计时通常采用的设计策略。
首先将复杂的设计划分若干模块，各个设计小组使用统一的设计工具，按照统一的标准，分别完成各个模块的设计和验证，在此基础上完成整个系统的集成。
结构化设计方法可以应用于前端设计，也可以应用于包括后端设计在内的整个设计过程。
SoC设计
SoC是System-on-Chip的缩写。
将一个完整的电子系统集成在单一的芯片上，必须采用IP进行设计。IP是由专业的IP提供者设计的完成一个子功能的经过验证并适于嵌入的电路模块。
本公司的SoC设计技术包括IP的设计技术和利用IP设计SoC两个方面。
IP有不同的层级。最高层级的IP是用硬件描述语言书写的软核，它是与工艺无关的，便于仿真和修改，可以综合为面向不同工艺的满足不同约束条件的逻辑网表。网表级的IP面向特定工艺。层级最低的IP是版图级的硬核，经过完全验证的版图，应用于指定工艺时具有完全确定的性能。
本公司在微处理器、微控制器的设计方面具有较强的技术优势，结合多年积累的ASIC设计、测试的经验，可完成数字系统和数/模混合的IP核设计。
在设计方法学上，SoC设计面临许多不同于ASIC设计的新课题，例如IP的嵌入与互连，功耗分析及测试问题等。本公司追踪世界先进技术，可针对不同的应用提出相应的解决方案。
集成电路事业部除本部门拥有的工作站和个人计算机以及测试设备之外，还可以利用北京大学微电子研究所的工作站及EDA软件。本公司与北京大学微电子
学研究所已于二零零零年四月十七日订立一项技术器材租赁协议，据此，北京大学微电子学研究所已同意授予本公司权利，准许本公司设计及发展的IC使用若干电子设计工具及单元／模块数据库，年期为5年，有关详情载于招股章程“与北京大学的关系”一节“关连交易”一分节。目前使用的EDA软件工具包括
Cadence、Synopsys和Avanti等著名EDA软件公司的先进产品，如Verilog-XL、NC-Verilog、Leap-frog、VSS、Design
Complier、Ambit、Silicon Ensemble、 HSPICE等，使用的硬件描述语言包括Verilog和VHDL。
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